Архитектура секционных микропроцессоров Исполнитель

Архитектура секционных мик­ропроцессоров

План

         1. Архитектура секционных мик­ропроцессоров

         2.  Организация процессоров на основе на­бора секционных БИС

 {spoiler=Подробнее}

1. Архитектура секционных мик­ропроцессоров

Основным назначением секционных CPU является арифметико-логическая обра­ботка данных, временное хранение ре­зультатов вычислений, генерация адресов команд и операндов для памяти.

Обобщенная логическая схема секционных микропроцессоров. На рис. 1.8,6 ' приведена обобщенная логическая струк­тура секционного m-разрядного CPU с трехшинной организацией. Входная шина В служит для приема операндов, выходная шина D — для выдачи из него результатов вычислений, а шина адреса А   используется   для   адресации   памяти

или внешних устройств. Каждый такт ми­кропроцессор принимает по шине микро­команд Ml управляющий код, настраи­вающий его на выполнение действий по обрабатываемому алгоритму. Внутренние мультиплексоры (MA, MB, MR, DMR, MAD, MUX) служат для коммутации це­пей передачи данных согласно коду ми­крокоманды и обеспечивают необходи­мую реконфигурацию БИС. Наряду с регистрами общего назначения (R0, ..., Rk) в составе CPU обычно выделяется накапливающий регистр АС, участвую­щий в большинстве двухместных опера­ций (типа регистр — регистр или ре­гистр — входная шина) и операциях сдви­га. В ряде микросхем CPU используются пары сдвигателей 5//L, что позволяет сдвигать на m-разрядном процессоре 2т-разрядные слова за один такт. Причем один из сдвигателей всегда ставится пос­ле ALU, что позволяет перед сдвигом старшей половины 2т-разрядного слова произвести арифметическую обработку данных и значительно повысить алгорит­мическое быстродействие секций при обработке микропрограмм сложных опе­раций, таких, как умножение, деление, вы­числение квадратного корня и т. д.

Обработку данных в ALU и адресов команд в PC, в результате чего резко по­вышается алгоритмическое быстродей­ствие микропроцессора при выполнении микропрограмм коротких операций [20]. Так как процессор генерирует адреса команд и операндов, то шина адреса дол­жна переключаться на индикацию PC или других регистров (обычно АС), исполь­зуемых для вычислений адресов. На при­веденной обобщенной схеме это переклю­чение осуществляется сигналом PR-npno-ритет, также не зависимым от шины микрокоманд.

Для задания позиции CPU в процессо­ре при использовании нескольких сек­ционных БИС может использоваться блок позиции РВ, управляемый кодом на входах позиции Р0, Р1 и генерирующий сигналы старшей (NS), средней (MS) или младшей (LS) позиции микропроцессора.

В зависимости от сложности CPU, его разрядности, технологии изготовления БИС возможны различные изменения в архитектуре секционных микропроцес­соров. Так, например, при реализации секций повышенной разрядности (8—16 бит) число информационных шин процессора сокращается до двух или одной за счет временного мультиплексирования адресов и данных. Использование ТТЛ-технологии не позволяет, как правило, вводить в состав БИС регистры микро­команд и их приходится реализовать на внешних ИС малой степени интеграции. Ограничения по степени интеграции либо числу выводов БИС часто не позволяют выделить в них счетчик команд и он строится микропрограммно на обычных регистрах CPU общего назначения. В не­которых версиях CPU возможно вынесе­ние блока регистров RX и реализация их в виде отдельной БИС [4]. )'' В табл. 1.6 приведены основные пара­метры секционных БИС; их анализ по­зволяет сделать выводы о широком спек­тре возможных применений в диапазоне от микромощных систем невысокой про­изводительности до высокопроизводи­тельных систем универсального типа с характеристиками мощных мини-ЭВМ. При этом каждый из комплектов обла­дает своей сферой предпочтительного применения, что делает их взаимодопол­няющим рядом элементов для построе­ния систем различного назначения.

2. Организация процессоров на основе на­бора секционных БИС. Объединение не­скольких БИС секционных CPU для ор­ганизации операционной части процессо­ра иллюстрируется рис. 1.8, в. Все микро­схемы получают одинаковые микро­команды Ml, синхронизируются единой синхросерией CLK и синхронно индици­руют адреса из PC или А С по сигналу PR. Определение позиции БИС в процес­соре осуществляется распайкой входов РО, Р1 и взаимной коммутацией шин сдвигов/переносов. Объединением т-раз-рядных шин образуются и х т-разрядные магистрали входа, выхода и адреса. За­мыканием цепей переносов CI и СО и сдвигов SR и SL организуется совмест­ная работа нескольких ALU при последо­вательном переносе между ними. Наряду с последовательными входами ALU в секционных^ БИС обычно реализуются выходы Р, G для подключения блоков ускоренного переноса (SCU), использую­щихся для уменьшения задержек распро­странения переноса между CPU.

Благодаря тому что счет адресов в PC обычно ведется последовательно, в по­рядке их нарастания или убывания, цепи распространения переносов в PC (PCI и РСО) не нуждаются в использовании блока ускоренного переноса и всегда строятся последовательно.

                Контрольные вопросы :

1. Основные принципы построения  архитектуры секционных мик­ропроцессоров?
2. Организация процессоров на основе на­бора секционных БИС?
3. Принципы синхронизации секционных МПК?

{/spoilers}