Области применения и состав микропроцессорного комплекта К1804 Исполнитель

Области применения и состав микропроцессорного комплекта К1804

План:

1. Назначение и состав комплекта
2. Микропроцессорная секция К1804ВС2.

{spoiler=Подробнее} 

1.Назначение и состав комплекта

В вычислительных и управляющих системах с сильно развитой периферией всегда существует противоречие между тем, что необходимо было бы возложить на периферийное устройство, и его возможностями. Вопрос заключается в том, что построение «интеллектуальных» периферийных устройств долго сдерживалось их высокой стоимостью, с одной стороны, и невысоким быстродействием существующих БИС, позволяющих их построить, — с другой. Обычно это противоречие разрешалось возложением на центральный процессор функций обслуживания периферийных устройств, что существенно замедляло работу системы в целом.

Повышение «интеллектуальных» способностей периферийных контроллеров, терминалов, графических дисплеев, промышленных контроллеров, реализация части их функций аппаратно с целью ускорить их работу, упростить программирование и разгрузить центральный процессор системы — вот одно из назначений МПК К1804.

Отличие этого комплекта заключается еще и в том, что, как ожидается, его массовый выпуск будет сопровождаться и выпуском в обращение программных средств проектирования и отладки.

Возможное применение этого комплекта — эмуляция популярных микро- и мини-ЭВМ на новом технологическом и конструкторском уровне с полной преемственностью системы команд и программного обеспечения в сочетании с новыми командами и возможностями и существенным улучшением массогабаритных и мощностных характеристик.

В состав комплекта на настоящий момент входят десять БИС, каждая из которых является законченным микропрограммируемым блоком ЭВМ: центральные процессорные элементы К1804ВС1 и К1804ВС2, схема ускоренного переноса К1804ВР1, схема управления состояниями и сдвигами К1804ВР2, четырехразрядный параллельный регистр К1804ИР1 и секции управления адресом микрокоманды К1804ВУ1 и К1804ВУ2, схема управления следующим адресом К1804ВУЗ. схема управления последовательностью микрокоманд К1804ВУ4, генератор адресов памяти К1804ВУ5 (45 L

Все эти схемы подробно описаны в [881, там же приведены примеры их использования, приемы проектирования и оптимизации проектных решений. V/ Микропроцессорная секция К1804ВС1. Она предназначена для построения операционных блоков с любой разрядностью, кратной четырем. Функциональная схема микросхемы, приведенная на рис. 4.8 [881, может быть разбита на четыре блока: внутренней памяти, арифметико-логический, регистра Q и управления. Блок внутренней памяти состоит из регистрового запомина­ющего устройства (РЗУ) с двумя независимыми каналами выбора информации по адресам Л и В. Перед регистром установлен сдви-гатель данных СДА, позволяющий записывать коды в запоминающее устройство РЗУ со сдвигом вправо или влево на один разряд или без сдвига. Записать число можно только по адресу В

Регистры РгА и РгВ на выходе РЗУ являются четырехразрядными параллельными регистрами с однотактным управлением и однофазной записью. При подаче логической единицы на тактовый вход Т информация со входа подается на выход регистра, а при логическом нуле на выходе сохраняется то состояние, которое было в момент перехода сигнала на тактовом входе из «I» в «О».

Выбор регистра общего назначения (РОИ) из блока внутренней памяти осуществляется установкой адреса на входах АО—A3 или ВО—ВЗ. Для считывания информации из РОН не требуется никаких тактирующих и управляющих сигналов. Одновременно из РЗУ могут читаться два слова, и, если установить на адресных входах одинаковые коды, т. е. чтение из одной ячейки, то на обоих выходах будут, естественно, одни и те же данные.

Запись может производиться в РОН только по адресам, устанавливаемым на шине В. Запись начинается в момент перехода тактового сигнала из «I» в <0». В этот же момент, как было сказано выше, информация на выходах РгА и РеВ фиксируется. Это позволяет передавать информацию с выхода блока внутрен­ней памяти на его же вход.

Все другие управляющие сигналы должны быть поданы заблаговременно, чтобы процессы установления завершились к переходу тактового сигнала из «I» в «О». По шине Л возможно только чтение информации.

Арифметико-логический блок имеет в своем составе арифметико-логическое устройство (АЛУ}, реализующее восемь логических операций и выдающее четыре признака результата (перенос из старшего разряда С4, переполнение OVP, знак числа или содержимое старшего разряда на выходе F3 и признак нулевого результата на всех выходах АЛУ—Z). Для работы соседних секций процессора, при числе обрабатываемых разрядов больше четырех, формируются сигналы генерации G и распространения переноса Р из АЛУ. Два операнда могут поступить в АЛУ из пяти источников: каналов Л и В, РЗУ, дополнительного регистра Q, внешней шины данных D и условного источника — константы нуля. Для выбора источников операндов перед АЛУ есть селектор источника данных (С ИД). Выходные данные процессорной секции подаются через селектор выходных данных (СВД) либо из АЛУ, либо напрямую, минуя АЛУ, с выхода канала А РЗУ на управляемое буферное трехстабильное устройство на выходную шину Y. Управление арифметико-логическим блоком осуществляется микрокодами, поступающими извне на блок управления, расположение выводов которого приведено на рис. 4.9. На выводы '12, 11, 10 подается трехразрядный микрокод (на 12 — старший разряд, на 10 — младший), который через дешифратор управ­ляет СИД. В табл. 4.8 приведен выбор источников операндов в зависимости от микрокода. На выводы 15, 14, 13 подается микрокод управления операциями АЛУ. В табл. 4.9 приведено соответствие микрокода и выполняемой АЛУ операции.

Арифметические операции выполняются с учетом сигнала переноса СО по правилам дополнительного кода при представлении отрицательных чисел. Для определения знака результата предусмотрен вывод из АЛУ старшего разряда результата на вывод F3, минуя селектор выходных данных (СВД} и выходной трехстабильный буфер. При параллельном соединении нескольких секций, естественно, будет, использован только старший разряд старшей секции. На выводы 18, 11,16 подается микрокод управления приемником результата, т. е. управления селектором СВД. После дешифратора сигналы управления кроме селектора СВД подаются также в запоминающее устройство РЗУ и блок регистра Q.

Блок регистра Q состоит из регистра PeQ и с двигателя регистра СДР.   С двигатель  позволяет записывать  информацию  в  регистр  с  выхода АЛУ и сдвигать его содержимое вправо или влево на один разряд. Запись в регистр осуществляется при смене тактового сигнала Г из «О» в «I». Кроме уже упомянутых сигналов управления на микросхему подаются   и  другие.   Сигнал   ОЕ  при   логическом   <0»   разрешает   выдачу информации на шину Y согласно микрокоду (табл. 4.10), а при логической «I» микропроцессорная секция с помощью буфера отключается от шины У. О переносе единицы старшего разряда из младшей процессорной секции сообщает сигнал СО; С4 — сигнал переноса в следующую старшую секцию процессора; PRO   и   PR3—двунаправленные   сигналы,   формирующиеся   при   сдвигах информации перед записью в регистр Q.

1. Микропроцессорная секция К1804ВС2.

Эта секция является качественно новой разработкой. Ее основными особенностями по сравнению с секцией К1804ВС1 являются наличие АЛУ, выполняющего арифметические, логические и специальные функции, и с двигателя данных АЛУ, осуществляющего логические и арифметические сдвиги. В новой микросхеме есть встроенные схемы для реализации умножения, деления, нормализации, функции дополнения числа со знаком, инкремента на единицу или на два, генерации паритета и размножения знака. Подключение секции к системе упрощается благодаря двум трехстабильным выходам. А возможность внешнего расширения регистрового ЗУ путем подключения практически неограниченного числа дополнительных регистров и работа в двух- и трехадресных режимах делают эту микросхему уникальной в своем роде.

Укрупненная функциональная схема микропроцессорной секции представлена на рис. 4.10. Ее можно разбить на несколько блоков: внутренней памяти (БВП), арифметико-логический (БАЛ), рабочего регистра (БР), управления (БУ).

Блок внутренней памяти состоит из 16-словного 4-разрядного запоминающего устройства РЗУ и двух регистров: РгА и РгВ. Запоминающее устройство РЗУ состоит из дешифраторов адреса А и В, схем считывания и записи. Регистры общего назначения РОНО — РОН15 предназначены для хранения данных внутри микропроцессорной секции. Каждый из РОН может быть как местом записи результата, так и источником операндов. Информация на вход данных РЗУ может поступать либо с выхода арифметико-логического блока, либо с двунаправленных выводов YO—Y3. Информация с выходов данных РЗУ поступает на регистры РгА и РгВ, управляемые тактовыми сигналами Т. Если Т = 1, то информация со входа регистра передается на выход; при Г = 0 в регистре сохраняется ранее записанная информация.

На выходе регистра РгВ установлен трехстабильный буфер, управляемый сигналом ОЕВ. При ОЕВ ==0 информация с выхода передается на вход БАЛ, а если ОЕВ = 1, то выходы переходят в состояние высокого выходного сопротивления. Информация из блока внутренней памяти передается через регистр РгВ в арифметико-логический блок или на выходную шину данных D3—DO.

На рис. 4.11 приведены цоколевка микросхемы К1804ВС2 и обозначение ее выводов.

Запись информации может производиться только по адресу В.

Для этого необходимы два управляющих сигнала: WE = 0 и Т = 0. При тактирующем сигнале Т = 1 в регистре В сохраняется информация, которая была в нем в момент перехода сигнала Г из «О в «I . Сигнал WE = 1 запрещает запись в РЗУ.

Считывание информации из РЗУ может осуществляться одновременно по двум адресам: А и В. При установке одинаковых адресов на выходах А и В через регистры РгА и РгВ будет считываться одинаковая информация из одного из регистров РЗУ. Для вывода информации по выходу В необходим еще один управляющий буфером регистра РгВ сигнал ОЕВ. При ОЕВ = 0 информация выдается на шину DBO—DBS, а если ОЕВ == 1, то буфер отключает выход регистра РгВ от шины и она становится входной. Схема может работать в режиме двухадресной (А + В—^ В) и трехадресной (Л + В—> С) обработки. В двухадресном режиме на входы АО—A3 поступает адрес первого операнда, а на входы ВО—BЗ-адрес второго операнда (последние входы являются адресом

результата). За первую половину такта (we = О, Т ==1) операнды считываются из РЗУ и поступают на входы РгА и РгВ соответственно. В течение вто­рой половины такта (WE = О, Т = 0) производится запись результата в РЗУ по адресу

Трехадресность выполнения операции за один такт достигается путем изменения информации на адресном входе В после считывания второго операнда и перед записью результата операции в РЗУ. Для этого используется сигнал IEN. Блок рабочего регистра состоит из регистра Q (PeQ) и с двигателя регистра. Структурная схема этого блока приведена на рис. 4.12. Для управления

блоком рабочего регистра используются сигналы с выхода блока управления. Запись информации в регистр производится по положительному фронту такта при IEN- О.Если же IEN =~ 1,то PeQ находится в режиме хранения. Регистр Q может служить источником операнда для АЛУ и приемником информации через с двигатель регистра Q с выходов АЛУ без сдвига или с собственных выходов со сдвигом.

С двигатель регистра Q состоит из мультиплексора и двух буферов с трехстабильными выходами: младшего разряда (БМР) и старшего разряда (БСР). С двигатель выполняет логические сдвиги на один разряд содержимого регистра PeQ в любую сторону или передает информацию с выхода АЛУ или с выхода PzQ несдвинутой. При выполнении сдвига в сторону младших разрядов шина PQ3 становится входом, буфер старшего разряда находится в состоянии высокого сопротивления, вывод PQO становится выходом, на который поступает младший разряд с выхода PzQ (0,0), а через мультиплексор информация поступает с выходов Q7—Q3 регистра и с выхода PQ3 на входы регистра PeQ. При сдвиге в сторону старшего разряда вывод PQO становится входом, буфер младшего разряда находится в состоянии высокого сопротивле­ния, вывод PQ3 становится выходом, на который выталкивается старший разряд PaQ (Q3), а через мультиплексор на входы DO— D3 PeQ передается информация с вывода PQO и с выходов QO— Q2 регистра Q.

Арифметико-логический блок состоит из двух входных мультиплексоров MR и MS, с двигателя данных С ДА, формирователя признака нуля ФПН. Его структурная схема изображена на рис. 4.13. Входные мультиплексоры осуществляют выбор источников операндов R и 5 с помощью управляющих сигналов EA, 10, EOB в соответствии с табл. 4.11.

Рис. 4.13. Структурная схема арифметико-логического блока микросхемы K1804BC2

Арифметико-логическое устройство обеспечивает выполнение семи арифметических, девяти логических операций и девяти специальных функций над одним или двумя четырехраз-рядными операндами R и S, поступающими с выходов мульти-плексоров. Выбор        операции        реализуемой       АЛУ осуществляется сигналами, которые формирует блок  управления   при   поступлении   на   него сигналов микрокоманды 18—10. Если на входы 14—10   поданы   нули,   то   АЛУ   выполняет специальные функции, которые определяются сигналами подаче хотя бы на один из входов 14-10    единицы выполняется и логических операций, одна из шестнадцати арифметических полный перечень которых можно Найти в [88].

Кроме выполнения операций и специальных функций АЛУ вырабатывает ряд сигналов состояния G, F3, Р, OVR, C4. Сигналы генерации G и распространения Р переноса используются для организации ускорения (например, с микросхемой ускоренного переноса К1804ВР1). При этом выводы Р и G старшей микропро­цессорной секции не используются. В то же время выход старшего разряда F3 АЛУ и выход переполнения OVR используются только у старшей секции. Микропроцессорная секция имеед¹ выводы для приема в АЛУ входного переноса СО и для выдачи сигнала выходного переноса С4, которые предназначены для организации последовательного переноса.

С выхода АЛУ информация передается на входы блока рабочего регистра и с
двигателя данных С ДА, который состоит из буфера младшего разряда БМА,
буфера старшего разряда АЛУ БСА и мультиплексора с трехстабильными
выходами. Буферы БМА и Б С А используются только при сдвигах, если же
сдвиги не выполняются, то они находятся в состоянии высокого выходного
сопротивления. С двигатель АЛУ в отличие от с двигателя регистра PaQ может
выполнять неарифметические сдвиги.                                              ,

Формирователь признака нуля вырабатывает сигнал состояния Z. Если этот, сигнал равен единице, то это означает, что все сигналы на выходах АЛУ или на выходах регистра PzQ, или и на тех и на других нулевые. При выполнении некоторых специальных функций шина Z становится входом. Секционная наращиваемость разрядности — одна из особенностей микросхемы К1804ВС2. Работа  микропроцессорной   секции  при  выполнении  некоторых  операций зависит от ее места в системе. Поэтому для организации их совместной работы в зависимости от места секции (младшая, средняя, старшая) на нее необходимо подать некоторые сигналы и вывести другие. Это выполняется с помощью шин LSS и MSS/W. Младшей МПС на вход LSS подают логический нуль, при этом шина MSS/W становится выходом W, причем на нем устанавливается нуль во всех тактах, когда производится запись данных в РЭУ. В средней и старшей МПС на вход LSS подается единица, и шина MSS/W становится входом MSS. В средних МПС на входе W устанавливается единица, а в старшей МПС на этом же входе—нуль. Остальные соединения указаны на рис. 4.14. Схема ускоренного переноса К1804ВР1. Для реализации потенциального быстродействия необходимо использовать схемы ускоренного переноса (СУП). Микросхема К1804ВР1 выполнена в корпусе с 16 выводами и позволяет организовать параллельные цепи переноса 16-разрядного блока обработки данных. Возможно и каскадное включение схем для получения большей разрядности.

Расположение и обозначение структурной схемы СУП приведены на Назначение выводов: СО—для сигнала переноса из предыдущей процессорной секции; GO, РО—для сигналов генерации и распространения переноса из АЛУ младшей процессорной секции, подлюченной к данной СУП; GA G2, G3, Р7, Р2, РЗ— для аналогичных сигналов из следующих процессорных секций; G, Р — для аналогичных сигналов СУП; СХ—для сигналов переноса с первой процессорной секции на вторую; CY— то же со второй на третью; CZ— то же с третьей на четвертую; GND {8} — общий;

VCC (16) — питание. На рис.   приведен пример использования СУП  при 32-разрядном формате данных.

               Контрольные вопросы:

1.Назначение и состав комплекта К1804?

       2.Микропроцессорная секция К1804ВС2?

       3. Назначение и структура АЛУ?

{/spoilers}