Контроллер системной шины К1810ВГ88. Исполнитель
- Скачано: 54
- Размер: 95.5 Kb
Контроллер системной шины К1810ВГ88.
План:
1. Контроллер системной шины К1810ВГ88.
2. Функциональная схема включения.
3. К1810ВБ89
{spoiler=Подробнее}
1. Контроллер системной шины К1810ВГ88.
S0 | S1 | S2 | Режим работы ВМ86 | Командные сигналы ВГ88 |
0 1 0 1 0 1 0 1 |
0 0 1 1 0 0 1 1 |
0 0 0 0 1 1 1 1 |
Подтверждение прерывания Ввод данных из устройства в/в Вывод данных в устройство в/в Останов Выборка команды Чтение из памяти Запись в память Пассивное состояние (отключение от системной шины |
INTA IORC IOWC,AIOWC ------- MRDC MRDC MWTC MWTC,AMWC |
Контроллер предназначен для работы в составе микропроцессорной системы и обеспечивает подключение к ней памяти и внешних устройств, Функциональные возможности МС: позволяет организовать конфигурацию вычислительной системы имеющей 2 магистрали: системная шина и резидентная шина. К системной шине подключается память, к резидентной – устройства в/в.
Входы S0-S2 – предназначены для подключения к центральному микропроцессору.
Функционирование микросхемы осуществляется на основании следующего кода:
CLK –подключение системного генератора
AEN – строб управления выдачи командных сигналов контроллера (используется в случаях обращения к резидентной шине в/в.)
СEN – сигнал управления при каскадировании ВГ88
IOB - признак обращения к системной шине («0» -системная шина, «1» - резидентная шина)
MRDC – системный сигнал чтения из памяти
MWTC – системный сигнал записи в память
AMWC – опережающий строб при обращении к памяти
IORC – системный сигнал ввода
IOWC – системный сигнал вывода
AIOWC – опережающий строб
INTA – системный сигнал подтверждения прерывания
DEN - строб сопровождения данных для фиксации в регистры-защелки
ALE – строб сопровождения адреса в регистр-защелку
OT/R – сигнал определяющий направление передачи информации («0» -запись в память; «1»- считывание)
STB – сигнал стробирования адреса
PDEN – используется при каскадировании контроллеров системной шины в микропроцессорные вычислительные системы.
2. Функциональная схема включения.
Данная функциональная схема используется при работе микропрцессора в максимальном режиме при организациях многопроцессорных систем.
При обращенях к памяти и внешним устройствам очень сильно отличается по быстродействию. Поскольку многопроцессорные системы организовываются для решения сложных задач, требующих большого быстродействия, то нужно выполнять разделение обращения к внешним устройствам и памяти.
3. К1810ВБ89
S0-S2 – входы для подключения к МП ВМ86, состояние этих входов определяет режим работы арбитра шин. Зафиксировав эти сигналы арбитр шин начинает выполнение действий по захвату, освобождению или удержанию системной или резидентной шины.
CLK – вход для подключения системного генератора.
LOCK – вход запрета освобождения системной шины: «1» - арбитру запрещается освобождать системную шину, не зависимо от его приоритета.
CRQLCR - выход запрета освобождения системной шины если поступил запрос по входу CBRQ.
ANYRQST – вход разрешения освобождения системной шины.
RESB – выбор режима работы системной либо резидентной шины («1» - системная шина; «0» - резидентная шина)
IOB – выбор режима работы при вводе / выводе информации через системную либо резидентную шину («1» - системная шина; «0» - резидентная шина)
AEN – сигнал разрешения доступа к системной шине.
BCLK – сигнал синхронизации системной шины.
BREQ – сигнал запроса системной шины.
BPRN – вход разрешения приоритетного доступа к системной шине
BPRQ – выход приоритетного доступа к системной шине.
BUSY – сигнал занятости шины.
CBRQ – вх/вых общего запроса шин.
Арбитр шин в многопроцессорной системе может обслуживать 1-2 центральных микропроцессоров. При организации многопроцессорных систем нужно разрабатывать схему приоритетного арбитража. При организации схем приоритетного выбора арбитража используется 3 метода: параллельный; последовательный и циклический арбитраж.
Схема включения арбитража шин при последовательном методе:
При последовательном разрешении приоритетов веса арбитров задаются подключением BPRN с BPRQ. Для схемы, изображенной на рисунке максимальный приоритет будет иметь 1-й АШ, а минимальный – 3-й.
Схема параллельного разрешения приоритетов предполагает использование дополнительного приоритетного контроллера .
В простейшем случае при аппаратном задании весов приоритетов, приоритетный контроллер представляет собой схему, выполненную на логических элементах. Более сложные приоритеты устанавливаются программным путем.
В этом случае приоритетный контроллер имеет связь с шиной данных. В состав приоритетного контроллера входят схемы циклического перераспределения приоритетов .
Арбитр шин может обслуживать 2 микропроцессора:
RQ/GT – обеспечивает доступ к линии связи только одному МП. Выходы другого в этот момент находятся в 3-м состоянии. Дешифратор адреса определяет адрес всей конкретной схемы. Их в многопроцессорной схеме может быть много.
Для подключения к системной или резидентной шине используется контроллер системной шины К1810ВГ88.
Контрольные вопросы:
1. Структурные особенности контроллера системной шины
К1810ВГ88?
2. Функциональная схема включения контроллера?
3. Особености БИС К1810ВБ89?
{/spoilers}