Организация запоминающих устройств. Исполнитель

Организация запоминающих устройств.

План:

1. Организация запоминающих устройств.

2. Способы дешифрации адреса.

 {spoiler=Подробнее}

1. Организация запоминающих устройств.

       Для запоминания информации в цифровых схемах используется либо триггер, либо конденсатор. В зависимости от типа запоминающего устройства различают память SIMM и DIMM.

       При подключении запоминающего устройства к системной шине нужно организовывать передачу не только слов, но и отдельных файлов. Для реализации этого блоки памяти обычно выполняются в виде 2-х банков. Младший подключают к линиям данных D7-D0 и содержит байты с четными адресами. Для выбора этого банка в микропроцессорной системе используется А0=0. Старший байт D8-D15 – А0=1. При передаче байта данных его нужно переслать в ячейку памяти с четными адресами. В этом случае цикл обмена данными составляет 1 период системной синхронизации. Вид пересылки данных по системной магистрали определяет кроме сигнала А0 еще сигнал BHE. А0 совместно с BHE образуют:

         Выработка сигналов А0 и BHE выполняется автоматически под действием управляющей программы. Для упрощения схемы подключения при организации ПЗУ следует учесть тот факт, что при чтении информации из запоминающего устройства на шину данных всегда выставляется 2 байта данных, Селекцию необходимой информации выполняет ЦП и выбирая нужную, помещает ее в свои  внутренние регистры. Следовательно сигналы А0  и BHE к ПЗУ можно не подключать. При обращении к ОЗУ для выбора банка данных можно использовать сигналы А0 и BHE. Обращения к ПЗУ стробируется сигналом МЕМR и MEMW.

Схема подключения:

Линия А14 используется для выбора блока ОЗУ либо ПЗУ. ПЗУ может быть реализовано на 2-х микросхемах К573РФ4 (4096*16). Следовательно А13 – используется как вход выборки кристаллов каждой микросхемы. ОЗУ – 8 микросхем К537РУ10(2048 *8).

Организация блоков памяти больших объемов.

Большие блоки памяти организуются в виде модулей (печатная плата), которых может быть несколько. Каждый модуль может подключаться к системной либо резидентной шине и имеет следующую внутреннюю организацию:

       ДША – предусматривается для каждого блока памяти. Контроллер: К1810ВТ02 (ВТ03). Совместно с микропроцессором используются микросхемы динамической ОЗУ серии К565. Запись информации в микросхемы ОЗУ выполняется в соответствии со следующей диаграммой:

       1-й такт – записывается код адреса строки, которая стробируется сигналом RAS, во втором такте записывается код адреса столбца сигналом CAS, а также происходит процедура записи/чтения R/W. Такая двухсторонняя процедура записи информации экономит адресные выходы микросхем ОЗУ. Мультиплексирование адресных линий и двухступенчатая процедура обмена позволила сэкономить количество выводов на микросхемах ОЗУ.

2. Способы дешифрации адреса.

Способ дешифрации адреса  зависит от объемов ОЗУ и ПЗУ, количества и типа устройств ввода/вывода. При проектировании микропроцессорной системы используются следующие способы дешифрации адреса:

1. линейный выбор. Самый простой способ, не использующий логику дешифрации адреса. Технически реализуется следующим образом: любая линия ША используется как сигнал выборки кристаллов. Пример реализации:

Способ используется при подключении малых объемов памяти. Недостатком является большая потеря области адресного пространства;

2) дешифрация с помощью логического компаратора. Простой и очень гибкий способ дешифрации адреса. В этом случае логический компаратор устанавливается на каждую печатную плату, с помощью перемычек устанавливается адрес каждой печатной платы. При совпадении кода задаваемого перемычками с кодом установленном на соответствующих адресных линиях, формируется сигнал выборки кристаллов. Технически логический компаратор может быть выполнен на схемах совпадения.

3) дешифрация с помощью комбинаторной логики. В этом случае для формирования сигналов выборки кристалла используется логические элементы:

Сигнал выборки кристалла формируется, если А14=1, а А15=0.

Данная схема позволяет оьратиться по адресам 4000 – 7FFF. Недостатком является жесткая логика.

1. Дешифрация адреса с помощью дешифратора. В этом случае выбирается одна из 2ⁿ возможных комбинационных входных сигналов, где n-количество входов, подключенных к дешифратору.

Микросхема К1810ВТ3 – контроллер управления динамической памятью.

X0,X1- входы для подключения кварцевого резонатора для выработки сигналов регенерации памяти. Либо к X1 можно подключить CLK. AL0-AL7; AH0-AH7 – адрессные входы для выборки ячейки памяти внутри памяти.

WR,RD/S1 – сигналы системной записи/чтения.

B0,B1 – входы дешифратора (выборка банков памяти).

PCS – вход выборки кристалла контроллера.

OUT0-OUT7 – мультиплексированные выходы выбора адрессов строк и столбцов.

WE – сигнал считывания памяти.

CAS – RAS2 – сигналы управления микросхемами динамической памяти.

XACK – ответ памяти на сигналы обращения к ней.

SACK – готовность памяти.

       Пример подключения управления динамической памятью объемом 512 Кбайт показан на рисунке:

 {/spoilers}